============================================================================================================================================== OFFSET 00 01 02 03 04 05 06 07 08 09 0A 0B 0C 0D 0E 0F 10 11 12 13 14 15 16 17 18 19 1A 1B 1C 1D 1E 1F ---------------------------------------------------------------------------------------------------------------------------------------------- 00000000 E8 54 00 0E 33 C0 50 CB 0D 0A 2D 2D 2D 2D 2D 2D 2D 2D 2D 2D 2D 2D 2D 2D 2D 2D 20 43 6F 6D 70 61 ΦT.♫3└P╦♪◙---------------- Compa 00000020 74 69 62 69 6C 69 74 79 20 74 65 73 74 20 2D 2D 2D 2D 2D 2D 2D 2D 2D 2D 2D 2D 2D 2D 0A 0D 0A 0D tibility test --------------◙♪◙♪ 00000040 00 00 06 00 00 00 00 00 00 00 00 00 00 00 0C 00 00 00 00 00 00 00 00 0E 1F BE 08 01 E8 62 04 E8 ..♠...........♀........♫▼╛◘☺Φb♦Φ 00000060 C3 03 B8 40 00 8E C0 2E 8B 1E 51 01 D1 E3 26 8B 07 2E A3 53 01 0B C0 75 07 BE FE 04 E8 42 04 C3 ├♥╕@.Ä└.ï▲Q☺╤π&ï•.úS☺♂└u•╛■♦ΦB♦├ 00000080 0E 1F FA 33 F6 8E C6 BE 70 00 26 8B 04 A3 46 01 26 8B 44 02 A3 48 01 B8 DF 04 26 89 04 26 8C 4C ♫▼·3÷Ä╞╛p.&ï♦úF☺&ïD☻úH☺╕▀♦&ë♦&îL 000000A0 02 FB E8 2C 04 54 65 73 74 69 6E 67 20 66 6F 72 20 74 69 6D 65 72 20 74 69 63 6B 0A 0D 20 20 69 ☻√Φ,♦Testing for timer tick◙♪ i 000000C0 66 20 74 65 73 74 20 64 6F 65 73 20 6E 6F 74 20 63 6F 6E 74 69 6E 75 65 20 69 6E 20 32 20 73 65 f test does not continue in 2 se 000000E0 63 6F 6E 64 73 20 74 68 65 6E 20 74 69 63 6B 20 69 73 20 6E 6F 74 20 73 74 61 6E 64 61 72 64 0D conds then tick is not standard♪ 00000100 0A 00 33 C0 33 C9 A2 43 01 80 3E 43 01 24 75 F9 C6 06 43 01 00 F6 06 43 01 FF 75 05 E2 F7 40 EB ◙.3└3╔óC☺Ç>C☺$u∙╞♠C☺.÷♠C☺ u♣Γ≈@δ 00000120 F4 51 50 E8 AB 03 47 4F 4F 44 3A 20 20 54 69 63 6B 20 61 74 20 69 6E 74 20 31 43 68 0A 0D 00 58 ⌠QPΦ½♥GOOD: Tick at int 1Ch◙♪.X 00000140 E8 FA 03 58 F7 D8 E8 F4 03 E8 85 03 20 3C 2D 2D 20 63 6F 75 6E 74 65 64 20 63 70 75 20 6C 6F 6F Φ·♥X≈╪Φ⌠♥Φà♥ <-- counted cpu loo 00000160 70 73 0A 0D 0A 0D 00 E8 67 03 54 65 73 74 69 6E 67 20 6C 6F 6F 70 20 62 61 63 6B 20 6F 6E 20 73 ps◙♪◙♪.Φg♥Testing loop back on s 00000180 65 72 69 61 6C 20 70 6F 72 74 0A 0D 00 0E 1F 8B 16 53 01 42 33 C0 EE 42 EE 42 B0 80 EE 83 EA 03 erial port◙♪.♫▼ï▬S☺B3└εBεB░ÇεâΩ♥ 000001A0 B0 02 EE 42 33 C0 EE 83 C2 02 B0 18 EE 42 B0 10 EE 42 EC 42 EC 8B 16 53 01 EC B9 06 00 51 B0 15 ░☻εB3└εâ┬☻░↑εB░►εB∞B∞ï▬S☺∞╣♠.Q░§ 000001C0 E8 C7 01 59 73 2B E2 F5 E8 06 03 42 41 44 3A 20 4C 6F 6F 70 20 62 61 63 6B 20 74 65 73 74 20 66 Φ╟☺Ys+Γ⌡Φ♠♥BAD: Loop back test f 000001E0 61 69 6C 65 64 0A 0D 00 2E 80 0E 55 01 01 EB 52 90 E8 DD 02 73 79 6E 63 20 6F 6B 0A 0D 00 BE 83 ailed◙♪..Ç♫U☺☺δRÉΦ▌☻sync ok◙♪.╛â 00000200 04 AC 3C 80 74 19 24 1F E8 7F 01 72 BB E8 06 03 E8 BE 02 20 3C 2D 2D 20 6F 6B 0A 0D 00 EB E2 E8 ♦¼<Çt↓$▼Φ⌂☺r╗Φ♠♥Φ╛☻ <-- ok◙♪.δΓΦ 00000220 AF 02 47 4F 4F 44 3A 20 4C 6F 6F 70 20 62 61 63 6B 20 73 75 63 63 65 73 73 66 75 6C 6C 0A 0D 0A »☻GOOD: Loop back successfull◙♪◙ 00000240 0D 00 E8 8C 02 54 65 73 74 69 6E 67 20 52 53 32 33 32 20 69 6E 74 65 72 72 75 70 74 0A 0D 20 20 ♪.Φî☻Testing RS232 interrupt◙♪ 00000260 69 66 20 74 68 69 73 20 66 61 69 6C 73 20 79 6F 75 20 6D 61 79 20 68 61 76 65 20 74 6F 20 72 65 if this fails you may have to re 00000280 62 6F 6F 74 0A 0D 00 0E 1F 33 C0 8E C0 8B 1E 4E 01 D1 E3 D1 E3 26 8B 07 A3 4A 01 26 8B 47 02 A3 boot◙♪.♫▼3└Ä└ï▲N☺╤π╤π&ï•úJ☺&ïG☻ú 000002A0 4C 01 FA B8 E5 04 26 89 07 26 8C 4F 02 C6 06 50 01 00 FB BA 21 00 B0 00 EE 8B 16 53 01 42 B0 08 L☺·╕σ♦&ë•&îO☻╞♠P☺.√║!.░.εï▬S☺B░◘ 000002C0 EE 83 C2 03 B0 0C EE 33 C9 B4 20 F6 06 50 01 04 75 2F E2 F7 FE CC 75 F3 E8 F6 01 53 70 65 63 69 εâ┬♥░♀ε3╔┤ ÷♠P☺♦u/Γ≈■╠u≤Φ÷☺Speci 000002E0 66 69 65 64 20 69 6E 74 65 72 72 75 70 74 20 69 73 20 62 61 64 0A 0D 00 2E 80 0E 55 01 01 EB 1F fied interrupt is bad◙♪..Ç♫U☺☺δ▼ 00000300 90 E8 CD 01 47 4F 4F 44 3A 20 49 6E 74 65 72 72 75 70 74 20 73 65 65 6D 73 20 6F 6B 0A 0D 00 FA ÉΦ═☺GOOD: Interrupt seems ok◙♪.· 00000320 BE 00 00 8E C6 BE 70 00 A1 46 01 26 89 04 A1 48 01 26 89 44 02 8B 36 4E 01 D1 E6 D1 E6 A1 4A 01 ╛..Ä╞╛p.íF☺&ë♦íH☺&ëD☻ï6N☺╤µ╤µíJ☺ 00000340 26 89 04 A1 4C 01 26 89 44 02 FB E8 83 01 0A 0D 54 65 73 74 20 63 6F 6D 70 6C 65 74 65 64 20 2D &ë♦íL☺&ëD☻√Φâ☺◙♪Test completed - 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